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三星(Samsung)安排2021年量产选用3nm制造进程节点

2019-10-17 10:57

Kevin Krewell说:“三星的发展蓝图十分积极,我知道他们在EUV上进展迅速,但也在这方面设置了很高的门槛。”

科技世界网     发布时间:2017-05-10    台积电将与竞争对手Globalfoundries/三星联盟公开比拚7奈米制程技术细节… 在一场将于12月举行的技术研讨会上,晶圆代工大厂台积电将与竞争对手Globalfoundries、三星结成的夥伴联盟,公开比较7奈米制程技术的细节;后三家厂商的制程技术将会采用极紫外光微影已达成令人印象深刻的进展,不过因为EUV量产方面遭遇的挑战,台积电看来会是率先让7奈米制程上市的半导体厂商。 2016年度国际电子元件会议(InternaTIonal Electron Devices MeeTIng,IEDM)将于12月3日在美国旧金山举行;在该会议的一份摘要简介上,Globalfoundries与三星声称,藉由采用EUV,他们能为FinFET提供前所未有的:“最紧密多晶矽间距以及金属化间距。” 上述的间距超越了英特尔在8月份发表其10奈米制程时声称的56奈米电晶体闸极间距;当时Intel声称该间距在10奈米节点领先业界,并计划在明年量产。产业观察家则认为,台积电与三星还是可能会领先英特尔,因为后者已经延缓了发表新制程技术的速度,因为要追随摩尔定律(Moore’s Law)的脚步,变得越来越复杂且代价高昂。 至于台积电则将在今年的IEDM介绍采用浸润式步进机(immersion stepper)在其7奈米制程节点生产的0.027μm见方 SRAM测试单元;该256Mit、6电晶体SRAM号称具备迄今最小的单元尺寸,而且支援:“耗电仅0.5V的完整读/写功能。” 上述摘要呼应了台积电在9月份于美国矽谷的一场会议上对7奈米节点的首度着墨,表示该制程将会:“提供比台积电商业化16奈米FinFET制程高三倍以上的电晶体闸极密度,以及速度的提升或功耗的降低。” 市场研究机构VLSI Research总裁G. Dan Hutcheson表示:“7奈米制程显然是今年度IEDM的主角;关键讯息是,摩尔定律还未停止脚步,因为客户还在准备朝7奈米迈进。” 三星在不久前发表其10奈米制程,表示将跳过一个采用目前浸润式微影技术的7奈米节点版本,不过将会推出采用EUV的7奈米节点,目标是在2018年底以前量产;而台积电则表示,该公司至少会在2017年限量生产采用浸润式步进机的7奈米制程。 最终结果是,在18个月之后,IC设计业者会看到至少三种不同的7奈米制程,包括台积电与Globalfoundries分别推出的浸润式微影版本,以及Globalfoundries与三星联盟开发的EUV版本;英特尔尚未发表其7奈米制程细节,但预期电晶体密度将继续上升、每电晶成本还会进一步下降。 根据IEDM的摘要,Globalfoundries与三星的7奈米节点为了加速讯号传输,将采用一个厚应变松弛缓冲虚拟基板(strain-relaxed buffer virtual substrate)上的双应变通道,结合张力应变(tensile-strained) NMOS与压缩应变(compressively strained) SiGe PMOS之强化,将电流分别拉升11%与20%;这种方法应用创新的沟槽式磊晶(trench epitaxy),将大幅扩展的接触区域电阻最小化。 Globalfoundries在9月份时表示,该公司已经自行开发了采用浸润式步进机的7奈米制程,预计2018年量产;但该公司当时并未提及是否仍与三星在EUV版本上进行合作。Globalfoundries一位发言人表示,浸润式7奈米制程将达到1,700万电晶体闸极/每平方mm的逻辑密度。 IEDM的摘要指出,台积电的7奈米制程将采用提升的源/汲极磊晶制程,收紧电晶体通道并仅减少寄生效应,此外采用创新的接触方法以及铜/low-k互连架构,具备不同的金属间距与堆叠特性。 晶片制造商之间的竞争日益白热化而且差距缩小,最新的市场变化显示,台积电与Globalfoundries/三星具备超越晶片产业龙头英特尔成为制程技术领先者的态势。而在近期之内,只有少数厂商能继续负担得起追随摩尔定律脚步所需的成本,估计应用于7奈米以下的EUV设备成本超越1亿美元。 然而,EUV的晶圆产能、良率与可靠度仍远未达到量产要求;对此Hutcheson预期,相关问题可望在接下来两年解决:“比起四重图形(quad patterning),EUV已经具备量产价值,接下来两年该系统将会在晶圆厂进行测试,使其达到生产价值。”

虽然台积电与三星电子已经开始讨论3nm的技术开发与生产,但是3nm之后的硅基半导体工艺路线图,无论台积电、三星电子,还是英特尔公司都没有提及。这是因为集成电路加工线宽达到3nm之后,将进入介观(Mesoscopic)物理学的范畴。资料显示,介观尺度的材料,一方面含有一定量粒子,无法仅仅用薛定谔方程求解;另一方面,其粒子数又没有多到可以忽略统计涨落(Statistical Floctuation)的程度。这就使集成电路技术的进一步发展遇到很多物理障碍。此外,漏电流加大所导致的功耗问题也难以解决。

Samsung Foundry市场副总裁Ryan Sanghyun Lee表示,自2002年以来,三星专有的GAA技术被称为多桥通道FET 。据该公司介绍,MCBFET使用纳米片元件来增强闸极控制,显著提高电晶体的性能。

如果将3nm工艺和新近量产的7nmFinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。当天的活动中,三星电子将3nm工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等创新应用的核心半导体技术。

三星重申计画在今年下半年开始使用EUV微影技术实现量产的计划,它将采用其7nm Low Power Plus制程进行制造。三星预计将成为第一家将业界多年来寄予厚望的EUV投入商业化生产的晶片制造商。台积电和Globalfoundries宣布计画于2019年开始使用EUV进行商业化生产。

台积电也在积极推进3nm工艺。2018年台积电便宣布计划投入6000亿新台币兴建3nm工厂,希望在2020年动工,最快于2022年年底开始量产。日前有消息称,台积电3nm制程技术已进入实验阶段,在GAA技术上已有新突破。4月18日,在第一季度财报法说会中,台积电指出其3nm技术已经进入全面开发阶段。

虽然微影工具供应商ASML和先进晶片制造商们证实能够克服多年来困扰EUV发展的光源问题,但以商用量产部署EUV所需的支援技术仍在开发和调整之中。

台积电、三星竞争尖端工艺制高点

三星去年曾经说计划在2020年开始使用4nm节点的GAA电晶体。然而,业界观察家预计GAA要到2022年之后才能投产。

在ICCAD2018上,台积电副总经理陈平强调,从1987年开始的3μm工艺到如今的7nm工艺,逻辑器件的微缩技术并没有到达极致,还将继续延伸。他还透露,台积电最新的5nm技术研发顺利,明年将会进入市场,而更高级别的3nm技术研发正在继续。

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根据Tomshardware网站报道,三星晶圆代工业务市场副总Ryan Sanghyun Lee表示,三星从2002年以来一直在开发GAA技术,通过使用纳米片设备制造出了MBCFET(Multi-Bridge-Channel FET,多桥-通道场效应管),该技术可以显著增强晶体管性能,从而实现3nm工艺的制造。

Samsung Foundry首席工程师Yongjoo Jeon表示,三星将使用内部开发的EUV光罩检测工具。对于三星来说,这是一个重要的优势,因为还没有类似的商业工具被开发出来,Jeon补充道。

近日,三星电子发布其3nm工艺技术路线图,与台积电再次在3nm节点上展开竞争。3nm以下工艺一直被公认为是摩尔定律最终失效的节点,随着晶体管的缩小将会遇到物理上的极限考验。而台积电与三星电子相继宣布推进3nm工艺则意味着半导体工艺的物理极限即将受到挑战。未来,半导体技术的演进路径将受到关注。

Jeon表示,三星将率先部署EUV,但是在未采用保护EUV光罩免受颗粒污染的防尘薄膜情况下,这是另一项仍在开发中的技术。Jeon说,三星在EUV薄膜开发方面正取得进展,而且他相信该公司最终可将该技术部署在自家EUV的生产过程中。

此次,三星电子3nm制程将使用GAA技术,并推出MBCFET,目的是确保3nm的实现。不过,三星电子也表示,3nm工艺闸极立体结构的实现还需要Pattern显影、蒸镀、蚀刻等一系列工程技术的革新,并且为了减少寄生电容还要导入替代铜的钴、钌等新材料,因此还需要一段时间。

三星也在开发EUV微影光阻剂,并有望在今年稍晚达到大规模量产要求的目标良率,Jeon说。

实际上,台积电和三星电子两大公司一直在先进工艺上展开竞争。去年,台积电量产了7nm工艺,今年则计划量产采用EUV光刻工艺的第二代7nm工艺,2020年将转向5nm。有消息称,台积电已经开始在其Fab 18工厂上进行风险试产,2020年第二季度正式商业化量产。

去年6月,IBM与其研究联盟合作伙伴三星和Globalfoundries在日本京都举办的2017年超大型积体电路技术和电路会议专题讨论会(2017 Symposia on VLSI Technology and Circuits conference)上,描述他们为基于堆叠纳米片制造5nm GAA电晶体而开发的程。据了解,包括英特尔和台积电等其他晶片制造商正在开发越FinFET但类似于GAA FET的自家下一代电晶体。

三星计划2021年量产3nmGAA工艺

三星电子(Samsung Electronics)计划于2021年量产FinFET电晶体架构的后继产品——采用3nm制程节点的环绕式闸极(gate-all-around;GAA)电晶体。在上周二举行的年度代工技术论坛上,这家韩国巨擘重申将在今年下半年使用极紫外光微影开始7nm生产的计划。

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但是,Krewell补充说:“仍然有其他转寰办法,而且时间表可能有所变动。”

近日,有消息称,IMEC和光刻机霸主ASML计划成立一座联合研究实验室,共同探索在后3nm节点的nm级元件制造蓝图。双方合作将分为两个阶段:第一阶段是开发并加速极紫外光技术导入量产,包括最新的EUV设备准备就绪;第二阶段将共同探索下一代高数值孔径的EUV技术潜力,以便能够制造出更小型的nm级元件,推动3nm以后的半导体微缩制程。

Gartner的代工厂研究副总裁Samuel Wang预计,三星将在2022年左右正式量产GAA电晶体。Wang说:“但看起来他们的进展速度比预期更快。”

然而,衡量摩尔定律发展的因素,从来就不只是技术这一个方面,经济因素始终也是公司必须考量的重点。从3nm制程的开发费用来看,至少耗资40亿至50亿美元,4万片晶圆的晶圆厂月成本将达150亿至200亿美元。如前所述,台积电计划投入3nm的资金即达6000亿新台币,约合190亿美元。此外,设计成本也是一个问题。半导体市调机构International Business Strategy分析称,28nm芯片的平均设计费用为5130美元,而采用FinFET技术的7nm芯片设计费用为2.978亿美元,3nm芯片工程的设计费用将高达4亿至15亿美元。设计复杂度相对较高的GPU等芯片设计费用最高。半导体芯片的设计费用包含IP、Architecture、检查、物理验证、软件、试产品制作等。因此,业内一直有声音质疑,真的可以在3nm甚至是2nm找到符合成本效益的商业模式吗?

自2000年代初以来,三星和其他公司一直在开发GAA技术。GAA电晶体是场效电晶体,在通道的四个侧面都有一个闸极,用于克服FinFET的实体微缩和性能限制,包括供电电压。

摩尔定律终结之日将会到来?

三星电子去年也公布了技术路线图,而且比台积电更加激进。三星电子打算直接进入EUV光刻时代,去年计划量产了7nm EUV工艺,之后还有5nm工艺。3nm则是两大公司在这场工艺竞逐中的最新赛程。而就以上消息来看,三星将早于台积电一年推出3nm工艺。然而最终的赢家是谁现在还不能确定。

相关资料显示,目前14/16nm及以下的工艺多数采用立体结构,就是鳍式场效晶体管,此结构的晶体管内部通道是竖起来而被闸极包围的,因为形状像鱼类的鳍而得名,如此一来闸极偏压便能有效调控通道电位,因而改良开关特性。但是FinFET在经历了14/16nm、7/10nm这两个工艺世代后,不断拉高的深宽比(aspect ratio),让前道工艺已逼近物理极限,再继续微缩的话,电性能的提升和晶体管结构上都将遇到许多问题。

那么,3nm以下真的会成为物理极限,摩尔定律将就此终结吗?实际上,之前半导体行业发展的几十年当中,业界已经多次遇到所谓的工艺极限问题,但是这些技术颈瓶一次次被人们打破。

因此学术界很早就提出5nm以下的工艺需要走“环绕式闸极”的结构,也就是FinFET中已经被闸极三面环绕的通道,在GAA中将是被闸极四面包围,预期这一结构将达到更好的供电与开关特性。只要静电控制能力增加,闸极的长度微缩就能持续进行,摩尔定律重新获得延续。

三星电子在近日举办的“2019三星代工论坛”(Samsung Foundry Forum 2019)上,发布新一代3nm闸极全环(GAA,Gate-All-Around)工艺。外界预计三星将于2021年量产3nm GAA工艺。

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